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이날 네패스 김종헌 부사장은 팬아웃(FO)-패널레벨패키지(PLP)와 기판이 없는 시스템인패키지(SiP) 기술을 소개했다. FO는 반도체 입출력(I/O) 단자를 칩 바깥으로 배치해 숫자를 늘릴 수 있는 구조다. PLP는 웨이퍼에서 자른 칩을 사각형 모양 패널에 배치해 패키징한다. 버리는 테두리를 최소화할 수 있다. FO-PLP는 차세대 패키징 기술로 주목을 받고 있다.
네패스의 600밀리미터(mm) PLP는 300mm 웨이퍼레벨패키지(WLP) 대비 5배 생산량을 늘릴 수 있는 것으로 전해진다. WLP는 웨이퍼 단계에서 패키징하는 방식이다.
nSiP는 재배선(RDL) 기술을 활용해 기판과 와이어를 배제한 WLP 기반 초소형 멀티칩모듈 솔루션이다. 기판 등 부품을 사용하지 않기 때문에 기존 패키지 대비 1/3 수준으로 작게 만들 수 있다. 신호 전달 거리가 30% 이상 짧아져 칩 성능도 높인다. 반도체 기판 공급난이 장기화한 상황에서 적합한 대안으로 꼽힌다.
김 부사장은 “결국 반도체 수익성, 양산성 등을 얼마나 올리느냐가 중요한 데 후공정 발전을 통해 이뤄낼 수 있을 것”이라고 강조했다.
김도현(dobest@ddaily.co.kr)
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